多裸片集成架构让芯片设计人员能够在保留系统其余部分不变的前提下，替换部分裸片。那么，究竟哪类裸片更适合长期沿用？ 早期业界探讨芯粒(Chiplet)技术时，主流思路是根据不同功能模块、知识产权（IP）以及模拟电路的特性，选择适配的工艺节点进行研发。如今这一思路依然成立，而芯粒更大的经济价值在于：无需对整套多裸片设计重新流片，就能按需集成全新 IP、适配新协议、完成内存迭代，或是推出不同规格的衍生产品。简言之，模块化重构是芯粒架构的核心优势 —— 保留设计中成熟稳定的部分，仅对能大幅提升系统性能的
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芯粒
切换逻辑
输入输出
计算
Chiplet
2026年5月25日，据韩媒ETNews报道，三星电子宣布利用单元多层键合（CMB） 技术，成功研发全球首个900层超高堆叠3D NAND闪存原型，并已验证存储单元正常工作特性，标志着三星在高端存储技术领域实现跨代式领先。传统3D NAND采用单次连续刻蚀堆叠工艺，受晶圆翘曲、层间对准误差等物理限制，难以突破500层门槛。三星创新的CMB技术，先独立制造两片450层3D NAND晶圆，再通过高精度键合工艺合二为一，直接将堆叠层数翻倍至900层，打破传统工艺的物理瓶颈。为保障原型良率与稳定性，三星同步攻克多
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三星
3D NAND闪存
当下资本大量涌入数据中心领域，成本并非推动Chiplet（小芯片）落地的首要因素。消费电子、汽车等对价格高度敏感的市场，才是检验小芯片经济可行性的关键阵地。但是Chiplet设计的经济性该如何评估，业内一直存在着比较大的分歧。 对于这些成本敏感应用，Chiplet的价值是将整块单晶硅片拆分封装为十颗小芯片，若原单片部分功能需采用昂贵的先进制程，拆分后可缩小先进工艺芯片面积，以此提升良率、压缩成本。其余九颗小芯片则可选用成本更低、良品率更高的成熟制程生产。但拆分也会带来额外开销：原本仅需一套光刻掩
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经济性
Chiplet
核心要点裸片间小芯片(Chiplet)标准只是开端，成熟小芯片市场还需更多标准支撑多项相关标准已发布初版或正在制定中现有工作覆盖封装、系统架构、各类设计套件、通用链路层及Bunch of Wires（BoW）更新当前小芯片(Chiplet)仍处于孤岛式发展状态。在同一封装内，除高带宽内存（HBM）外，所有裸片均来自同一家厂商，并由其全权管控。要实现行业对小芯片(Chiplet)市场的愿景，需要更完善的体系支撑。若每家芯片企业都自行设计制造专属小芯片，这种模式将无法落地。小芯片市场需要标准保障互操作性与物理
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小芯片
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即插即用
chiplet
增材制造（3D 打印）的惊人进步已耳熟能详，它可以使用一长串材料制造大大小小的物件。其中一些物件可按需复刻现有零件，另一些则是采用锻造、机加工、注塑、铸造、挤压、化学蚀刻等任何标准制造工艺都无法生产的结构。麻省理工学院（MIT）的一组研究人员现已开发出一个多材料 3D 打印平台，可一步到位完整打印出电气设备（图 1）。图 1 本研究开发的多模式、多材料挤出系统集成工具：(a) E3D Hemera 丝材挤出机；(b) 带定制 3D 打印部件、兼容 E3D ToolChanger 的 Mahor v4 颗粒
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增材制造
3D 打印
电动机
近年来半导体行业发展迅猛，尤其是高性能计算、人工智能和先进汽车系统的需求持续攀升，传统单裸片芯片设计已难以满足当下的功耗、性能、面积（PPA）指标要求。为此，工程师们开始采用多裸片架构，将多个小尺寸裸片集成在单个封装中。该架构虽提升了芯片的可扩展性与性能，却也带来了新的挑战，其中互连规划问题尤为突出。而实现不同裸片间的通信，凸点与硅通孔（TSV）的高效规划，是多裸片集成过程中至关重要的环节。（图 1：基于电子表格的凸点规划示意图）在多裸片设计中，芯片间的互连通过布置在裸片表面的微凸点或混合键合焊盘实现，这
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多裸片芯片
凸点
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3D 堆叠芯片
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硅通孔
核心要点晶圆厂工艺正围绕洁净度、平坦度、高键合质量进行优化。纳米孪晶铜与 **SiCN 物理气相沉积（PVD）** 可实现适用于 HBM 的更低退火与沉积温度。一层薄保护层有助于在严苛工艺中保护铜 / 介质界面。半导体制造的未来不再仅依赖特征尺寸微缩，芯片厂商正在重新思考器件的制造、堆叠与供电方式。混合键合可以说是3D 集成最核心的结构性支撑技术，它能在相同面积内实现比焊料凸点高出数个数量级的互连密度，同时提升信号完整性与电源完整性。它是单封装内集成多颗小芯片（chiplet）的关键技术，能够降低内存 /
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混合键合技术
多芯片封装
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向多芯粒(Chiplet)集成转型既充满前景，也带来了复杂性。可扩展的互连技术与自动化工具，正成为支撑未来设计的关键要素。芯粒已成为下一代系统架构讨论中的核心主题。当前行业描绘的愿景是：设计团队能够选用不同来源的裸芯，通过标准化接口与简化流程，搭建多芯粒系统。业界常将其类比为现成 IP 组件，期望芯粒能像无源器件甚至单片机一样，易于使用且具备互操作性。然而，这一愿景虽极具吸引力，却与现实仍有很大差距。芯粒集成的现状芯粒通常分为两类架构：同构横向扩展与异构解耦。同构设计在一个封装内使用多个相同裸芯以提升性能
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芯粒
互操作性
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Chiplet
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近日，长江存储三期项目正在安装巨型洁净厂房设备，项目负责人透露，计划今年建成投产。湖北省委书记王忠林来到长江存储三期项目建设现场三期扩产与未来目标长江存储成立于2016年7月，是我国存储芯片制造领域的龙头企业，主要为市场提供3D NAND闪存晶圆及颗粒，嵌入式存储芯片以及消费级、企业级固态硬盘等产品和解决方案。2021年12月，长江存储二期科技有限责任公司成立，注册资本600亿元。2025年9月，长存三期（武汉）集成电路有限责任公司成立，注册资本达207.2亿元 —— 由长江存储持股5
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长江存储
半导体
3D NAND
晶栈
Xtacking
动力强劲的 F1 赛车、穿梭飞行的无人机、士兵的单兵背包、智能可穿戴设备，这些产品有着一个共同点：都需要电池供电。理想状态下，电池能精准适配各类不规则的边角、曲面与空隙，但如今的圆柱或方形电池电芯却难以实现这一点。曾参与设计梅赛德斯 - AMG 马石油车队赛车、助力该车队拿下七连冠的工程师 Gabe Elias，联合创立了一家初创企业，推出电池 3D 打印技术 —— 可将电池直接打印在设备表面，填充各类设备和交通工具中的闲置空间。该公司近期与美国空军签下一份价值 125 万美元、为期 18 个月的合同，旨
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Material
3D 打印
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Chiplet为应对行业日益增长的功能需求和成本压力这两大挑战提供了极具吸引力的解决方案。
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Chiplet
借助使“隐形斗篷”成为可能的光扭曲技术，科学家们开发出一种既能实现微观细节又能实现高通量的新型3D打印技术。研究人员建议，他们的新技术有望实现复杂纳米级结构的大规模生产。潜在应用包括药物递送和核聚变研究。目前，3D打印复杂微观特征最精确的方法是双光子光刻。该技术使用液态树脂，只有当树脂中的感光分子同时吸收两个光子而非一个光子时才会凝固。 双光子光刻技术使得体素——相当于像素的三维结构——体积仅几十纳米的器件成为可能。然而，双光子光刻技术在大规模实际应用中被证明过于缓慢。这在很大程度上使其成为实验
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3D 打印
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超材料
双光子光刻
我们制造的半导体数量比以往任何时候都多，但不知为何，这仍然远远不够。需求持续增长，这得益于人工智能在我们日常生活中的兴起，但生产仍面临瓶颈。问题不仅仅是规模问题;更归根结底，是整个制造业的结构。目前，半导体行业高度集中，依赖于少数几家晶圆厂。除此之外，地缘政治日益复杂，每个人都希望成为开发这些先进芯片的中心。然而，只有少数国家具备实现这一目标的基础设施、专业知识和原材料。小芯片（chiplet）登场，这是一种模块化、可混搭的构建模块，它们被评为麻省理工技术评论2024年十大突破性技术之一。它们为制造过程提
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chiplet
半导体
供应链
据路透社消息，中国NAND闪存制造商长江存储已就其被列入“实体清单”一事分别向美国国防部、美国商务部发起了诉讼。12月5日，长江存储于美国华盛顿联邦法院对美国防部提起诉讼，要求法官阻止国防部将公司列入所谓“涉军名单”并撤销这一认定。长江存储成立于2016年7月，是国内专注于3D NAND闪存及存储器解决方案的半导体集成电路厂商，旗下有零售存储品牌致态。长江存储以1600亿元的估值成功入围了胡润研究院最新发布的《2025全球独角兽榜》，位列中国十大独角兽第9、全球第21，成为半导体行业估值最高的新晋独角兽。
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长江存储
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闪存
存储器
近日，英伟达宣布入股新思科技，并开启多年深度合作，引发行业广泛关注。作为一家以算力和应用见长的芯片公司，为什么要亲自“下场”绑定一家 EDA 工具商？与之相呼应的是，台积电早已与楷登电子在先进制程与 3D 封装上形成紧密合作，把工艺规则直接嵌入设计工具之中。 这一系列动作清晰地揭示了一个深层趋势：在摩尔定律逼近极限、先进封装成为算力增长核心引擎的今天，半导体产业的竞争范式正从单一的制程竞赛，转向系统级的协同优化。想要继续提升性能、控制成本，就必须实现“工艺 + EDA + 设计”的深度协同，而
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算力巨头
EDA
晶圆厂
3D IC
第六届IEEE WINTECHCON 2025于2025年11月12日至13日，召集了800多名女性工程师、技术专家、行业领袖、学术界、学生和研究人员，主题为“以数据驱动的半导体创新改变未来”。今年，该会议由IEEE班加罗尔分会、IEEE计算机科学学会班加罗尔分会和Women in Engineering AG班加罗尔分会联合主办，由三星半导体印度研究院（SSIR）主办。IEEE班加罗尔分会主席Chandrakanta Kumar博士表示：“IEEE Wintechcon 2025展示了印度半导体创新引擎
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半导体产业
嵌入式系统
IEEE Wintechon 2025
3D IC 集成
芯片制造商正越来越多地采用晶体管层堆叠技术，在有限空间内集成更强计算能力。然而，当前用于检测可能导致 3D 芯片失效的深埋缺陷的技术，要么效果不佳，要么具有破坏性。不过，一家初创公司表示，基于人造钻石的新型量子传感器有望帮助代工厂在生产过程中快速捕捉这些隐藏缺陷，且不会对芯片造成损坏，这可能为行业节省数十亿美元成本。马里兰州大学公园市量子技术公司 EuQlid 的联合创始人兼首席执行官 Sanjive Agarwala 表示：“芯片中电流传输所依赖的互连结构若存在缺陷 —— 无论是金属沉积不当、硅片裂纹还
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氮空位缺陷
3D 芯片
量子传感器
专家在座：半导体工程与西门子 EDA 产品管理高级总监 John Ferguson 坐下来讨论 3D-IC 设计挑战以及堆叠芯片对 EDA 工具和方法的影响;Mick Posner，Cadence 计算解决方案事业部 IP 解决方案小芯片高级产品组总监;莫维卢斯的莫·费萨尔;是德科技新机会业务经理 Chris Mueth 和新思科技 3D-IC 编译器平台产品管理高级总监 Amlendu Shekhar Choubey。本讨论的第 1 部分在这里，第 2&
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3D-IC
芯片设计
总部位于武汉的长江存储科技控股有限责任公司（长存集团）召开股份公司成立大会并选举首届董事会，此举或意味着其股份制改革已全面完成。在胡润研究院最新发布的《2025全球独角兽榜》中，长江存储以1600亿元估值首次入围，位列中国十大独角兽第9、全球第21，成为半导体行业估值最高的新晋独角兽。根据公开信息，2025年4月，养元饮品子公司泉泓、农银投资、建信投资、交银投资、中银资产、工融金投等15家机构同步参与；7月，长存集团新增股东员工持股平台 —— 武汉市智芯计划一号至六号企业管理合伙企业（有限合伙），上述两笔
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长江存储
半导体
3D NAND
晶栈
Xtacking
专家在座：半导体工程坐下来讨论了对 3D-IC 的初步尝试以及早期采用者将遇到的问题，西门子 EDA 产品管理高级总监 John Ferguson;Mick Posner，Cadence 计算解决方案事业部 IP 解决方案小芯片高级产品组总监;莫维卢斯的莫·费萨尔;是德科技新机会业务经理 Chris Mueth 和新思科技 3D-IC 编译器平台产品管理高级总监 Amlendu Shekhar Choubey。从左到右：是德科技的 Mueth;Synopsys 的
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3D-IC设计
随着 ChatGPT 等人工智能应用的爆发式增长，全球对算力的需求正以指数级态势攀升。然而，人工智能的发展不仅依赖于性能强劲的计算芯片，更离不开高性能内存的协同配合。传统内存已难以满足 AI 芯片对数据传输速度的要求，而高带宽内存（HBM）凭借创新的堆叠设计，成功攻克了带宽瓶颈、功耗过高以及容量限制这三大关键难题，为 AI 应用的高效运行提供了重要支撑。但如今，传统 HBM 已经受限，3D DRAM 能够提供更高带宽。同时还能进一步优化功耗表现，全球的存储厂商也普遍将 3D
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3D DRAM
汽车行业正在经历重大变革，因为它采用自动驾驶技术和超互联生态系统等创新。这一变化的核心是对紧凑型、高性能半导体解决方案的需求不断增长，这些解决方案能够应对日益复杂的现代汽车架构。一项有前途的发展是三维集成电路 （3D-IC），这是一种创新的半导体设计方法，有可能重塑汽车市场。通过垂直堆叠多个芯片，3D-IC 提供卓越的性能、带宽和能源效率，同时克服车辆系统的关键空间和热限制。然而，尽管 3D-IC 具有潜力，但其设计和实施仍面临重大挑战。这就是人工智能驱动的电子设计自动化 （EDA） 工具发挥至关重要作用
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汽车应用
3D-IC
人工智能
EDA工具
全球存储解决方案领导者铠侠宣布，其采用第九代 BiCS FLASH™ 3D 闪存技术的 512Gb TLC存储器已开始送样（1）。该产品计划于 2025 年投入量产，旨在为中低容量存储市场提供兼具卓越性能与能效的解决方案。此外，这款产品也将集成到铠侠的企业级固态硬盘中，特别是需要提升 AI 系统 GPU 性能的应用。为应对尖端应用市场的多样化需求，同时提供兼具投资效益与竞争力的产品，铠侠将继续推行“双轨并行
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铠侠
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闪存
3D闪存
一年前，Semiconductor Engineering 举办了第一次圆桌会议，以了解小芯片行业的真实状况。在那次活动中，有人表示，没有小芯片在最初不打算的设计中重复使用过。过去一年发生了多大变化？去年回归的有 Marvell 技术副总裁 Mark Kuemerle;Alphawave Semi 产品营销和管理副总裁 Letizia Giuliano;是德科技 HSD 部门负责人 Hee-Soo Lee;Cadence 计算解决方案事业部高级产品组总监 Mick Posner;以及新
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小芯片
Chiplet
专家出席会议：半导体工程与 Marvell 技术副总裁 Mark Kuemerle 坐下来讨论小芯片设计的进展和剩余挑战;Alphawave Semi 产品营销和管理副总裁 Letizia Giuliano;是德科技 HSD 部门负责人 Hee-Soo Lee;Cadence 计算解决方案事业部高级产品组总监 Mick Posner;以及新思科技多芯片战略解决方案集团的产品管理总监 Rob Kruger。以下是今年设计自动化会议上举行的圆桌讨论的摘录。此讨论的第一部分可以在这里找到。S
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生态系统
从5月29日美国政府颁布对华EDA禁令到7月2日宣布解除，33天时间里中美之间的博弈从未停止，但对于EDA公司来说，左右不了的是政治禁令，真正赢得客户的还是要靠自身产品的实力。作为芯片设计最前沿的工具，EDA厂商需要深刻理解并精准把握未来芯片设计的关键。 人工智能正在渗透到整个半导体生态系统中，迫使 AI 芯片、用于创建它们的设计工具以及用于确保它们可靠工作的方法发生根本性的变化。这是一场全球性的竞赛，将在未来十年内重新定义几乎每个领域。在过去几个月美国四家EDA公司的高管聚焦了三大趋势，这些趋
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EDA
3D IC
数字孪生
● 全新 Innovator3D IC 套件凭借算力、性能、合规性及数据完整性分析能力，帮助加速设计流程● Calibre 3DStress 可在设计流程的各个阶段对芯片封装交互作用进行早期分析与仿真西门子数字化工业软件日前宣布为其电子设计自动化 (EDA) 产品组合新增两大解决方案，助力半导体设计团队攻克 2.5D/3D 集成电路 (IC) 设计与制造的复杂挑战。西门
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西门子EDA
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3d chiplet介绍
您好，目前还没有人创建词条3d chiplet!
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